Ολοκληρωμένα κυκλώματα ειδικού σκοπού (ASIC) και προγραμματιζόμενα ολοκληρωμένα (PLA, PLD, FPGA), Γλώσσες Περιγραφής Υλικού (HDLs): Verilog και VHDL. Εισαγωγή στη γλώσσα Verilog, σχεδίαση ψηφιακών συστημάτων με τη Verilog, συντακτικό της Verilog, modules και ports, μοντελοποίηση δομής (structural), μοντελοποίηση συμπεριφοράς (behavioral), μοντελοποίηση dataflow, tasks και functions. Μηχανές Πεπερασμένων Καταστάσεων (Mealy και Moore), Verilog για σύνθεση, σχεδίαση ψηφιακών ακολουθιακών μονάδων. Καθυστερήσεις στη Verilog, εργαλεία CAD (Computer Aided Design), λογική εξομοίωση και χρονική επαλήθευση. Μνήμες τυχαίας προσπέλασης και επικοινωνία με μνήμες. Προτυποποίηση σχεδιασμού.

Οι φοιτητές και φοιτήτριες που ολοκληρώνουν επιτυχώς το μάθημα θα έχουν:

• γνώση των διαφορών μεταξύ προγραμματιζόμενων ολοκληρωμένων και ολοκληρωμένων ειδικού σκοπού,
• γνώση των κύριων χαρακτηριστικών της δομής των FPGA,
• την ικανότητα να χρησιμοποιούν τη γλώσσα Verilog για την περιγραφή συνδυαστικών και ακολουθιακών ψηφιακών κυκλωμάτων,
• την ικανότητα να γράφουν module ελέγχου (testbench) στη Verilog,
• την ικανότητα να γράφουν συνθέσιμους σχεδιασμούς στη Verilog,
• την ικανότητα να πραγματοποιούν εξομοίωση των σχεδιασμών τους,
• γνώση της δομής των μνημών RAM και της χρήση τους,
• τη δεξιότητα να χρησιμοποιούν πλακέτες προτυποποίησης για τη μεταφορά ενός σχεδιασμού στο υλικό.

Δεν απαιτούνται.

1. Ψηφιακή Σχεδίαση, Μία συστηματική προσέγγιση, W. J. Dally, R. C. Harting
2. Σχεδιασμός Ψηφιακών Συστημάτων σε FPGAs, Wayne Wolf
3. Verilog HDL: A Guide to Digital Design and Synthesis, Samir Palnitkar, 2nd Edition

• IEEE Transactions on VLSI Systems
• IEEE Transactions on Computers

Διαλέξεις, Εργαστηριακές ασκήσεις, Εργασία

Εργαστηριακές ασκήσεις (15%), Εργασία (35%), Γραπτή εξέταση (50%)

Αναλυτικές πληροφορίες σχετικά με τη διεξαγωγή και την αξιολόγηση του μαθήματος υπάρχουν στο e-class (https://eclass.icsd.aegean.gr/courses/ICSD403/) και στην πρώτη παρουσίαση του μαθήματος.

Πρόσωπο με πρόσωπο